隨著半導(dǎo)體工藝的飛速發(fā)展，IC器件集成度和工作時(shí)鐘頻率不斷提高。以往在一塊比較復(fù)雜的PCB上的高速網(wǎng)線只有幾根或幾十根，現(xiàn)在則是在一塊PCB上只有幾根或幾十根網(wǎng)線不是高速信號(hào)線；以往認(rèn)為數(shù)字電路設(shè)計(jì)只要把握邏輯正確，物理連線似乎只要連接上就能使電路正常工作；而現(xiàn)在越來越多的電子產(chǎn)品設(shè)計(jì)體現(xiàn)出高速、高性能、高密度和高復(fù)雜度的特點(diǎn)，尤其在通訊、計(jì)算機(jī)、航空航天以及圖象處理等領(lǐng)域。系統(tǒng)的主頻越來越高，更加嚴(yán)重的挑戰(zhàn)來自半導(dǎo)體工藝技術(shù)的進(jìn)步，日漸精細(xì)的工藝技術(shù)使得晶體管尺寸越來越小，因而器件的信號(hào)跳變沿也就越來越快，從而導(dǎo)致更加嚴(yán)重的高速數(shù)字電路系統(tǒng)設(shè)計(jì)領(lǐng)域的信號(hào)完整性問題：傳輸線效應(yīng)(反射、時(shí)延、振鈴、及信號(hào)的過沖與欠沖)、信號(hào)問串?dāng)_等。為此，電子系統(tǒng)設(shè)計(jì)師必須從傳統(tǒng)的設(shè)計(jì)方法向現(xiàn)代的電子系統(tǒng)設(shè)計(jì)方法轉(zhuǎn)變，這既是形勢需要，也是發(fā)展的必然趨勢。

1 高速數(shù)字電路概念

1．1 什么是高速數(shù)字電路

PCB上的高速電路設(shè)計(jì)，主要是以器件和連接器件的印制線為主要分析對象的。以往在器件的時(shí)鐘頻率不是很高、時(shí)鐘的上升或下降沿變化不是很陡的情形下，可以用集總參數(shù)的形式來表示印制線，而當(dāng)器件的時(shí)鐘頻率變得很高時(shí)(比如：超過50MHz)，時(shí)鐘的上升或下降沿很小時(shí)(一般地在1ns～5ns之間)，這時(shí)就不能將印制線用集總參數(shù)來表示，必須引入分布參數(shù)來表示印制線特性，這就是傳輸線的概念(圖1)。關(guān)于傳輸線的分析是高速PCB設(shè)計(jì)當(dāng)中最基本也是最核心的部分，下面簡要介紹傳輸線的定義和高速電路設(shè)計(jì)相關(guān)的一些概念。

1.2 PCB的板層材料和板層結(jié)構(gòu)

圖2所示是一個(gè)標(biāo)準(zhǔn)6層PCB的斷面層結(jié)構(gòu)示意圖，其它多層PCB的層設(shè)置與此相似。在PCB上的印制線所形成的傳輸線基本上有兩種形式，即微帶線(Microstrip)和帶狀線(Stripline)。帶狀線又分為對稱性帶狀線和非對稱性帶狀線。在上面的示意圖中，頂層和底層形成微帶線傳輸線 (圖4)，中間的3、4層形成帶狀傳輸線（圖5）。

2 PCB上的高速電路傳輸線阻抗計(jì)算及阻抗控制

2．1 傳輸線的等效模型

PCB板上的傳輸線可等效為圖3所示的串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構(gòu)(RLGC模型)。串聯(lián)電阻的典型值0．25-O.550hms／foot,因?yàn)?絕緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實(shí)際的PCB傳輸線中之后，傳輸線上的最終阻抗稱為特征阻抗ZO。線徑越寬，距電源/地 越近，或隔離層的介電常數(shù)越高，特征阻抗就越小。

圖3所示即長度為dz的傳輸線的等效模型，根據(jù)此模型推導(dǎo)出的傳輸線的特征阻抗為：

L：每單位長度傳輸線上的電感；

C：每單位長度傳輸線上的電容。

2．2 PCB上的傳輸線的阻抗和延時(shí)計(jì)算公式

根據(jù)圖4得出微帶線的阻抗及單位長度延時(shí)計(jì)算公式：

根據(jù)圖5得出對稱帶狀線的阻抗及單位長度延時(shí)計(jì)算公式：

2．3 傳輸線的阻抗控制布線規(guī)則

從上面的分析可知，阻抗和信號(hào)的單位延時(shí)與信號(hào)的頻率沒有任何關(guān)系，它們只是與PCB的板層結(jié)構(gòu)、材料的相對介電常數(shù)、走線的物理特性(線寬與線的厚度)有關(guān)。這些結(jié)論對于認(rèn)識(shí)高速PcB和進(jìn)行高速PcB設(shè)計(jì)尤其重要。其次信號(hào)傳輸線在外層的傳輸比在內(nèi)層的傳輸快，所以在安排關(guān)鍵網(wǎng)線的布線時(shí)，要將這些因素考慮在內(nèi)。

從前面高速電路的特性分析可以得出，阻抗控制是實(shí)現(xiàn)良好的信號(hào)傳輸?shù)闹匾疤?。而從PCB的層結(jié)構(gòu)和傳輸線的阻抗計(jì)算公式可見，同樣的一根阿線，當(dāng)線寬和走線的特性不改變時(shí)，其線的阻抗值只取決于PCB的材料、層結(jié)構(gòu)特性。這樣，當(dāng)同一根網(wǎng)線走在不同的PCB層面上時(shí)，其阻抗值將發(fā)生改變。而這在高速電路設(shè)計(jì)當(dāng)中是不允許的。

我們設(shè)計(jì)了一個(gè)密度非常大的高速PCB板，板上絕大部分信號(hào)都有阻抗要求。如CPCI信號(hào)線要求65ohms，差分信號(hào)要求1000hms阻抗，其他信號(hào)均按500hms。而從PCB走線空間要求考慮，必須至少要lO層信號(hào)走線。最終確定為一個(gè)16層PCB的設(shè)計(jì)方案。

因?yàn)樵摪蹇偤穸炔荒艹^2mm，所以疊層設(shè)計(jì)有一定的難度。而且還要考慮幾個(gè)疊層的問題：

l．每個(gè)信號(hào)層都要有參考平面相鄰，能保證其阻抗和信號(hào)質(zhì)量；

2．每個(gè)電源層都要有完整的地平面相鄰，使得電源的性能得以較好的保證；

3．層的堆疊要求平衡，避免出現(xiàn)板翹曲。

介質(zhì)的介電常數(shù)取4．3計(jì)算。通過上述疊層方案的設(shè)計(jì)，為了保證信號(hào)阻抗的要求，對于線寬和線間距的設(shè)置按計(jì)算結(jié)果設(shè)定。

其中線寬：

    1)表層信號(hào)走線為5Mils，阻抗為58．70hm；

    2)表層CPCI信號(hào)走線為4．5Mils，阻抗為61．70hm；

    3)內(nèi)層信號(hào)走線為4．5Mils，阻抗為50．20hin；

    4)表層和內(nèi)層BGA出線區(qū)域的走線為4mils。表層阻抗64．60hm，內(nèi)層阻抗52．70hm；

    5)表層微帶差分走線，線寬5Mils，線間距為6Mils，阻抗為100．540hms；

    6)內(nèi)層帶狀差分走線，線寬4.5Mils，線間距為lOMils，阻抗為96．60hms。

其中線間距定于如下：

    1)表層5mils信號(hào)的線間距為5mils(低速信號(hào))；

    2)表層4．5mils CPCI信號(hào)線間距為9mils；

    3)內(nèi)層4．5mils信號(hào)線間距為7mils；

    4)表層和內(nèi)層BGA出線區(qū)域的走線的線間距為4mils(盡可能少用)；

    5)內(nèi)層差分信號(hào)之間以及與其它信號(hào)線之間的間距保持至少25mils；

    6)表層差分信號(hào)線之間以及與其它信號(hào)線之間的間距保持至少20mils。

該板加工后。用POLAR-Cits500阻抗測試儀測試其附連板，500hms的阻抗線實(shí)測范圍在47．52-52．330hms，600hms的阻抗線實(shí)測范圍在57．65～61．350hms，1000hms差分阻抗實(shí)測范圍在93．65～106．350hms，表明在設(shè)計(jì)和加工中阻抗值嚴(yán)格控制在 500hms±5％，600hms±5%，l0Oohms±10％范圍內(nèi)的。

3 PCB上的LVDS差分信號(hào)及其阻抗控制

3.1 LVDS差分信號(hào)

LVDS(Low Voltage Differential Signal)低壓差分信號(hào)，最早由美國國家半導(dǎo)體公司提出的一種高速串行信號(hào)傳輸電平，由于它傳輸速度快，功耗低，抗干擾能力強(qiáng)，傳輸距離遠(yuǎn)，易于匹配等優(yōu)點(diǎn)，迅速得到諸多芯片制造廠商和應(yīng)用商的青睞，并通過TIA／EIA的確認(rèn)成為該組織的標(biāo)準(zhǔn)(ANSI／TIA／EIA-644 standard)。LVDS信號(hào)被廣泛應(yīng)用于計(jì)算機(jī)、通信以及消費(fèi)電子領(lǐng)域。

3．2 LVDS差分線的阻抗設(shè)計(jì)

LVDS信號(hào)的電壓擺幅只有350MV，為電流驅(qū)動(dòng)的差分信號(hào)方式工作，最長的傳輸距離可以達(dá)到10米以上。為了確保信號(hào)在傳輸線當(dāng)中傳播時(shí)，不受反射信號(hào)的影響，LVDS信號(hào)要求傳輸線阻抗受控，其中單線阻抗為500hms，差分阻抗1000hms。在實(shí)際應(yīng)用當(dāng)中，利用一些高速電路仿真分析工具，通過合理的設(shè)置層疊厚度和介質(zhì)參數(shù)，調(diào)整走線的線寬和線間距，計(jì)算出單線和差分線阻抗結(jié)果，來達(dá)到阻抗控制的目的。

但是在很多時(shí)候，同時(shí)滿足單線阻抗和差分阻抗是比較困難的。一方面，線寬W和線間距S的調(diào)整范圍會(huì)受到物理設(shè)計(jì)空問的限制，例如在BGA或直插型邊緣連接器內(nèi)的布線和線寬受焊盤尺寸和間距的限制；另一方面，W和S的改變都會(huì)影響到單線和差分阻抗的結(jié)果。目前利用一些專用的高速PCB設(shè)計(jì)分析軟件或 POLAR公司的阻抗計(jì)算軟件可以很方便地計(jì)算出達(dá)到預(yù)定阻抗值的線寬和線間距關(guān)系。

3. 3 LVDS差分信號(hào)布線規(guī)則

一般來說，按照阻抗設(shè)計(jì)規(guī)則進(jìn)行差分信號(hào)布線，就可以確保LVDS信號(hào)質(zhì)量。在實(shí)際布線當(dāng)中，LVDS差分信號(hào)布線應(yīng)遵循以下幾點(diǎn)：

1．差分對應(yīng)該盡可能地短、走直線、減少布線中的過孔數(shù)，差分對內(nèi)的信號(hào)線間距必須保持一致；避免差分對布線太長，出現(xiàn)太多的拐彎。采用45度拐彎，不能使用90°拐彎。

2．差分對與差分對之間應(yīng)該保證10倍以上的差分對間距，減少線間串?dāng)_。必要時(shí)，在差分對之間放置隔離用的接地過孔。

3．LVDS差分信號(hào)，信號(hào)不可以跨平面分割。盡管兩根差分信號(hào)互為回流路徑，跨分割不會(huì)割斷信號(hào)的回流，但是跨分割部分的傳輸線會(huì)因?yàn)槿鄙賲⒖计矫娑鴮?dǎo)致阻抗的不連續(xù)。

4．盡量避免使用層間差分信號(hào)。在PCB板的實(shí)際加工過程中，由于層疊之間的層壓對準(zhǔn)精度大大低于同層蝕刻精度，以及層壓過程中的介質(zhì)流失，層間差分信號(hào)不能保證差分線之間間距等于介質(zhì)厚度，因此會(huì)造成層間差分對的差分阻抗變化。因此建議盡量使用同層內(nèi)的差分。

5．在阻抗設(shè)計(jì)時(shí)，盡量設(shè)計(jì)成緊耦臺(tái)方式(即差分對線間距小于或等于線寬)。

6．設(shè)置合適的PCB層疊結(jié)構(gòu)，確保其他電平信號(hào)與LVDS信號(hào)的隔離。可能的話將高速的TTL／CMOS等信號(hào)與LVDS布線在不同的信號(hào)層上，并且用電源和地層隔離開來。

7．差分信號(hào)對布線的長度應(yīng)該保持一致。

在高速數(shù)字電路：PCB設(shè)計(jì)中阻抗控制技術(shù)是極其重要的，在PCB設(shè)計(jì)中必須采用各種行之有效的方法，以確保高速PCB設(shè)計(jì)的成功實(shí)現(xiàn)。

在正常的PCB設(shè)計(jì)條件下，主要以下幾個(gè)因素由PCB制造對阻抗產(chǎn)生影響： 

1、介質(zhì)層厚度與阻抗值成正比。

2、介電常數(shù)與阻抗值成反比。

3、銅箔厚度與阻抗值成反比。

4、線寬與阻抗值成反比。

5、油墨厚度與阻抗值成反比。

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